分析 | 电磁兼容设计的常用方法解析

时间:2020-03-21  来源:未知   作者:admin

来源 |电子发烧友网、旺材电机与电控

人们在研发新产品时,往往急于实现产品的功能,于是因袭矮频、矮速时的经验,已足于行使软件将单片机、芯片和元器件连接首来,就期待实现产品功能、效能和性能,终局欲速不达,不光只是在矮程度踟蹰,而且延宕了珍贵的时间。

其实,随着集成电路时钟速率的挑高,上升、降低沿速率加快,电源电压降矮以及产品复杂性和浓密度的挑高、设计周期的赓续萎缩,因袭矮频、矮速时的经验已十足不克实现产品的功能、效能和性能。倘若在产品设计的后期重新设计,则成本很高。倘若延宕日期,亏损就更大。

因此,“第暂时间推出产品”的设计现在标,是生物化攸关的竞争必要。要在第暂时间实现产品规定功能、使产品效能得以足够发挥,并达到最高性能,就必须做好EMC设计。为了以最矮的成本解决EMC题目,就必须在功能设计的同时,进走EMC设计,并选用准确的方法。

现在,产品设计的重点已从功能设计和逻辑设计,迁移到EMC设计上来了。

进走电磁兼容设计的准确方法,答做到:标本兼治,重在治本。就是从治理电磁兼容题目的源头起程,按主要性为先后,分为若干层次进走设计,并加以综相符分析,进走适宜调整,直到完竣:

打开盈余97%

第一层为重在治本之一:有源器件的选型和印刷电路板设计

第二层为重在治本之二:接地设计

第三层为标本兼治之一:组织/屏蔽设计

第四层为标本兼治之二:滤波设计

第五层为标本兼治之三:瞬态骚扰按捺设计

第六层为编制级电磁兼容设计

并且在每一层进走接地、屏蔽和滤波的综相符设计和软件抗骚扰设计。这就称为“电磁兼容分层与综相符设计法”。能够做到电磁兼容试验一次成功。

“电磁兼容分层与综相符设计法” 是本文作者在2000年5月“全国电磁兼容标准与质量认证钻研会”上,首次挑出,至今已十余年。在全国推广十余年以来, 一批企业先后走出”测试修改法”导致电磁兼容试验战败的“怪圈”,做到在产品设计之初,就主动进走电磁兼容设计。而且,电磁兼容设计的投入仅需1% (国内清淡为5%至10%)。既降矮了成本,又萎缩了研发时间。同时,也使“电磁兼容分层与综相符设计法”更加足够与完竣,得到了全国很众企业和单位的认可。

第一层 有源器件的选型和印刷电路板设计

在电磁兼容题目的源头,根本上解决EMC题目,必须最先做好芯片的选型和印刷电路板设计。

一.有源器件的敏感度特性与发射特性

1. 电磁敏感度特性

模拟器件带内敏感度特性取决于智慧度和带宽;带外敏感度特性用带外按捺特性外示。

逻辑器件带内敏感度特性取决于噪声容限或噪声抗扰度,带外敏感度特性也是用带外按捺特性外示。

2.电磁发射特性

逻辑器件是一栽骚扰发射较强的最常见的宽带骚扰源。时钟波形的上升时间tr 越短,对答逻辑脉冲所占带宽越宽

BW=1/ptr

此带宽也是最高频率分量。实际辐射频率周围能够达到BW的十倍以上。经过器件手册能够查出tr的典型值。

人们远大认为:在PCB设计中,必要考虑的关键题目是时钟频率,其实,时钟波形的上升时间tr才是最关键的因素。上升时间tr定义为从波形的10%处上升到90%处所必要的时间。倘若在互连线的一端输入方波,请求在另一端也得到方波,则该互连线不光必须能传输方波的基波,还必须能传输一切高次谐波,起码为15次谐波。这就是说,PCB的时钟频率并不主要,上升时间tr和必要重新产生的谐波才是最主要的。描述这个请求的词语就是带宽BW,也即最高频率分量。

3. △I 噪声电流、瞬态负载电流IL的产生和危害

当数字集成电路在加电做事时,它内部的门电路将会发生 “0”和“1”的变换,即开关状态。在变换的过程中,该门电路中的晶体管将发生导通和截止状态的转换,会有瞬休转折电流-浪涌电流di/dt从所接电源流入门电路,或从门电路流入地线,这个转折电流就是△I噪声的初首源,称△I噪声电流。如图1所示。

图1 △I噪声电流

设驱动线对地电容与驱动门输入电容之和为负载电容 Cs,一向被充电,其值为电源电压。驱动门由高电位翻转为矮电位时Cs放电,放电电流称为瞬态负载电流:

IL = Cs×dv/dt

瞬态负载电流IL与△I噪声电流复相符后,会产生更强的电磁骚扰发射。是窒碍实现产品规定功能、使产品效能得不到足够发挥的主要因为。因为PCB上,信号线、电源线和地线等都存在肯定的引线电感L,瞬态负载电流IL与△I噪声电流复相符后产生的瞬休转折电流di/dt,将经过引线电感L的感抗引首尖峰电压

V= - Ldi/dt

即△I噪声电压,称为同步开关噪声(Simultaneous Switch Noise SSN),如图2所示,会引发地电位和电源电压的震动(Ground/Power Bounce),产生电磁骚扰发射。以是,引线电感L是产生传导骚扰和辐射骚扰的根源之一。

图2 尖峰电压

电磁骚扰发射的另一根源为等效电压源的源阻抗,也即电源分配编制输入阻抗Z,编制请求尖峰电压答在平常电源电压的±2.5%至±5%以内。等效于源阻抗Z要有余矮

V= Z×ΔI

岂论ΔI如何转折,都可保持V转折很幼。这可经过安设去耦电容达到。

理想电源的源阻抗Z为零,电源平面上任何一点电位保持恒定。

4.掌握IC设计和封装特性按捺EMI

IC封装也是产生电磁骚扰的因为之一。IC封装包括芯片,内部PCB以及焊盘。直接影响IC封装的电容和电感。

芯片是行为编制的一局部而存在的,硅芯片必须采用某栽封装,然后焊接到PCB板上。这一互连链,即芯片经过封装连接到PCB板上,自己就是一个复杂编制。

答将芯片设计、封装和印刷电路板行为一个编制来考虑。以保证末了拼装和加电后能得到所憧憬的终局。最好的方法是,对一切这些进走并走设计、分析和验证。

封装是指安设半导体集成电路芯片用的外壳,它不光首着安置,固定,密封,珍惜芯片和加强电炎性能的作用,而且照样疏导芯片内部世界与外部电路的桥梁--芯片上的接点用导线连接到封装外壳的引脚上,这些引脚又经过印制板上的导线与其它器件竖立连接。衡量一个芯片封装技术先辈与否的主要指标是芯单方积与封装面积之比,这个比值越挨近1越好,引线电感越幼。封装技术已经历了好几代的变迁:

1)通孔插入式封装(Through-hole Package)

DIP(Dual In-line Package) 双列直插式封装:上世纪 70年代的封装,最大引脚数64条。其芯单方积/封装面积为1:8.6,离1相差最远,表明封装效率很矮,引线很长,引线电感很大;

PGA(Pin Grid Array)针栅阵列式封装,引脚中央距为2.54mm,引脚数为64-447。表面安设式PGA引脚中央距为1.27mm,引脚数为250-528,引线电感很大;

2)表面安设式封装(Surface Mounted Package )

上世纪80年代展现了芯片载体封装,有陶瓷无引线芯片载体封装LCCC,塑料有引线芯片载体封装PLCC,幼尺寸封装SOP(Small Outline Package),塑料四边引出扁平封装PQFP。芯单方积/封装面积为1:7.8,引线电感仍很大;

3)BGA封装与CSP封装

上世纪90年代随着集成技术的提高和深亚微米技术的行使,LSI,VLSI,ULSI相继展现,芯片集成度赓续挑高,对封装请求更加厉肃,I/O引脚数急剧增补,功耗也随之增大。为已足发展的必要,在原有封装品栽基础上,又增增了新的品栽--球栅阵列封装简称BGA(Ball Grid Array Package)。成为CPU南北桥等VLSI芯片的高密度,高性能,众功能及高I/O引脚封装的最好选择。芯单方积/封装面积为1:4,引线电感有所减幼;1994年9月诞生了一栽新的封装方法命名为芯片尺封装,CSP(Chip Size Package或ChipScale Package),芯单方积/封装面积为1:1.1。也就是说,单个芯片有众大,封装尺寸就有众大,引线电感大大减幼;

4)裸芯片拼装

随着拼装密度和IC的集成度的赓续挑高,为体面这栽趋势,IC的裸芯片拼装方法答运而生,并得到普及行使。它是从已完美的晶圆(Water)上切下的芯片,不按传统之 IC 先走封装成体,而将芯片直接拼装在电路板上,谓之 Bare Chip Assembly。早期的 COB (Chip on Board)做法就是裸芯片的详细行使,不过 COB 是将芯片的背面黏贴在板子上,再走引线及胶封。而新一代的 Bare Chip 却连引线也省失踪,是以芯片正面的各电极点,直接逆扣熔焊在板面各相符作点上( Flip Chip)。或以芯片的凸块扣接在载带主动键相符(TAB)的内脚上,再以其外脚连接在 PCB 上。此二栽新型拼装法皆称为 裸芯片拼装,寄生 C,L幼。并且可撙节团体成本约 30% 旁边;

5)载带主动键相符(TAB):众接脚大型芯片拼装:裸芯片贴装技术之一载带基材为聚酰亚胺薄膜,表面隐瞒上铜箔后,用化学法侵蚀出邃密的引线图形。芯片在引出点上镀Au、Cu或Sn/Pn相符金,形成高度为20-30mm的凸点电极。拼装方法是将芯片粘贴在载带上,将凸点电极与载带的引线连接,然后用树脂封装。它适用于大批量主动化生产。TAB的引线间距可较QFP进一步萎缩至0.2mm或更短。

6)编制芯片(SoC)

SoC就是将编制的一切功能模块集成到单一半导体芯片上。将一片SoC与现在的板卡相比,其中能够含有的功能模块有:CPU、RAM、ROM、DSP、无线模块、模拟和数字模块、网络模块、硬核等。

嵌入式片上编制将整个嵌入式编制集成到一块芯片中,行使编制的电路板变得简洁,减幼体积和功耗,挑高了郑重性。而且,经过转折内部做事电压,降矮芯片功耗;削减芯片对外引脚数,简化制造过程;削减外围驱动接口单元与电路板之间的信号传递,加快数据处理速度;内嵌线路可避免外部电路板在信号传递时所造成的骚扰。

单芯片嵌入式微控制器(MicroController Unit,MCU)俗称单片机,将整个嵌入式微计算机编制集成到一块芯片中,从而使功耗和成本降低,郑重性挑高。

IC产业技术发展经历了电路集成、功能集成、技术集成,直到今天基于计算机软硬件的知识集成,其现在标就是将电子产品编制电路赓续集成到芯片中去,力图吞噬整个产品编制。单芯片的嵌入式编制的展现,以单个芯片实现的产品编制不光仅限于硬件编制,而是一个带有软性性能的软、硬件荟萃体的电子编制。SoC是微电子周围IC设计的最后现在标。

二.印刷电路板设计

随着新闻宽带化和高速化的发展,请求信号的传输和处理的速度越来越快。已经成为PCB设计必须关心的题目之一。PCB已不光仅是撑持电子元器件的平台,简浅易单在基材上布上金属导线,因为存在引线电感,并不克能实现互连。PCB已成为功能元件,成为高性能的编制组织。从而使得PCB设计成为产品设计能否成功的关键因素。

印制电路板EMC设计是产品EMC设计的基础。整机辐射发射超标,辐射敏感度不达标,大众是因为PCB引首的。

在PCB设计阶段处理好EMC题目,是使产品实现电磁兼容最有效,成本最矮的方法。

1. 电磁骚扰发射的按捺方法之一:PCB布线及组织基本原则

电流必须在一个回路中起伏。每个信号都有一个回流来构成回路。直流和矮频时,回路电流总是从电阻最幼的路径上经过;而高频时,回流总是从阻抗最幼的路径上经过。

两根导线别离流过大幼很是倾向相逆的信号电流和它的回流电流,它们的磁场也是大幼很是倾向相逆,倘若两根导线距离特意近,磁场即差模EMI辐射将十足抵消。以是基本原则是:倘若要把差模EMI辐射减幼到最幼,信号线答尽量挨近与它构成回路的回流线,即必须把回路面积削减到最幼。

精心的走线设计能够在很大程度上削减走线阻抗造成的骚扰,而按捺电磁骚扰发射。当频率超过数kHz时,导线的阻抗主要由导线的电感决定,细而长的回路导线表现高电感(典型lOnH/cm),其阻抗随频率增补而增补。倘若设计处理不当,将引首共阻抗耦相符。

两根电流倾向相逆的平走导线,因为互感作用,能够有效地削减电感,总自感可外示为:

L = L1 L2 - 2M

式中, L1、L2别离为导线1和导线2的自感,M为互感

M=L1/[1 (a/h)2]

式中,a—间距, h—离地面距离。当:L1 = L2,则:

L =2 (L1- M)

当:a = 0

M = L1

,则 L = 0。

由此能够得到布线基本原则,即环路面积为零。例如,众层板层间距离很幼,4层板为0.15mm,而28层板为0.05mm能真实做到环路面积为零,总自感为零,如图3所示。

图3 布线基本原则:环路面积为零

在印制板组织时,答先辈走物理分区和电气分区,确定元器件在板上的位置,然后布置地线、电源线,再安排高速信号线,末了考虑矮速信号线。

组织时,最先作好不兼容分割,元器件的位置答按电源电压、数字及模拟电路、速度快慢、电流大幼等进走分组,以免相互骚扰。按照元器件的位置能够确定印制板连接器各个引脚的安排。一切连接器答安排在印制板的一侧,尽量避免从两侧引出电缆,削减共模辐射。其次,在安设,受力,受炎和美不都雅等方面答已足请求。

(1)电源线

在考虑坦然条件下,电源线答尽能够挨近地线, 以减幼差模辐射的环面积,也有助于减幼电路的交扰。对于单一电源供电的PCB,一个电源平面有余了;对于众栽电源,若互不交错,可考虑采取电源层分割,用作参考面时,需加缝补电容;对于电源互相交错(尤其众栽电源供电,且互相交错的IC)的单板,则必须考虑采用2个或以上的电源平面。

(2)时钟线、信号线和地线的位置

时钟线、信号线与地平面相邻或与地线距离较近,形成的环路面积尽量幼。必要时,两侧加地线护送。

(3)按逻辑速度分割

当必要在电路板上布置快速、中速和矮速逻辑电路时,高速的器件(快逻辑、时钟振荡器等)答安置在紧靠边缘连接器周围内,而矮速逻辑和存储器,答安置在远隔连接器周围内。如许对共阻抗耦相符、辐射和交扰的减幼都是有利的。

(4)避免印制电路板导线特性阻抗的不赓续性,保证特性阻抗赓续,必须做到迹线宽度不要突变、导线不要忽然拐角,同層的佈線的寬度必須連續,迥异層的走線阻抗也必須連續。

(5)檢查信號線的長度和信號的頻率是否構成諧振,即當佈線長度為信號波長1/4的時候的整數倍時,此佈線將產生諧振,而諧振就會輻射電磁波,產生骚擾。

2. 高速数字电路设计

在电子编制中,必要各栽长度的走线。在这些走线上,信号从线的首端传输到终端,必要一准时间。也就是说,信号存在延时。这栽延时,在矮速编制中能够无视;但在高速编制中,则不克被无视。高速PCB设计还需考虑当信号在导线上传输时,倘若传输线与首端阻抗或终端阻抗不匹配,将会展现电磁波逆射形象,使信号失真,产生作梗脉冲,影响编制运走。

所谓高速PCB,是从数字电路的角度说的,而对于模拟电路的PCB,则是高频题目。高速指的是信号的边缘速率高,而纷歧定是时钟频率高,能够这么说:时钟频率矮的PCB,纷歧定不是高速PCB,而时钟频率高的PCB,公司动态则肯定也是高速PCB。一旦把所设计的PCB当作高速PCB来设计后,就必要考虑高速信号的传输、端接、串扰等题目,倘若不如许考虑,不进走高速信号的完美性设计,PCB的做事郑重性能够就不克保证,甚至无法平常做事。而对于清淡PCB,不去考虑高速的影响,则异国相关。

信号完美性(Signal Integrity,简称SI)是指在信号线上的信号质量及信号准时的实在性。即在请求的时间内,信号能以请求的时序、赓续时间和电压幅度作出反响,不失真的从源端传送到授与端,则该信号是完美的。以是,信号完美性分析是以电压波形为主的分析。

时序是高速编制的中央题目。倘若准时禁绝确,则不克得到实在的逻辑。信号传输时,任何发生在驱动端,互连线或授与端的延时或波形畸变都会导致传输战败。

损坏信号完美性的因为有:所行使的芯片切换速度过快;端接元件布设分歧理、电路互连分歧理以及传输线、过孔等引首的阻抗不赓续;线距过幼引首的串扰以及尖峰电压等都会引首信号完美性题目。信号完美性题目包括逆射、串扰、过冲、振荡、时延和电磁骚扰发射等。信号完美性分析的现在标是保证郑重的高速数据传输。高速数字编制设计成功的关键在于保持信号的完美性。从广义上讲,信号完美性题目指的是在高速产品中,互连线引首的一切题目。它主要钻研互连线与数字信号电压电流波形相互作用时,如何影响产品性能。信号完美性题目包括:

逆射信号Reflected signals

延时和时序舛讹Delay & Timing errors

过冲与下冲Overshoot/Undershoot

振铃Ringing(众次跨越逻辑电平门限舛讹False switching )

串扰Induced Noise (or crosstalk)

电磁辐射EMI radiaTIon

为了实现信号完美性,必须萎缩 S 并进走阻抗匹配,阻抗匹配方法有:串联电阻、并联电阻、戴维南网络、RC网络、二极管阵等。

第二层 接地设计

一.接地设计是重在治本的主要一层。

1.接地是指将一个电路、设备、分编制与参考地连接,主意在于挑供一个等电位点或面。接地必须有接地导体和参考地才能完成。

2.参考地的含义是普及的,能够是大地,也能够是首大地作用的,有有余面积的导体。如飞机或船舶的壳体,机柜的柜体等。理想的参考地是一个零电位、零阻抗的物理体。能为电路或编制挑供基准电位;能按捺产品内部产生的电磁骚扰以及外部进入产品的电磁骚扰;并能为电流流回源挑供一条矮阻抗路径。

3.接地是一个编制概念。电流幅值和频率是两项关键因素。对接地分类是为了选择接地体及其连接方式。

接地分类 接地电流幅值 接地电流频率周围

信号地 (回流地) 几mA-几A 直流-GHz

电源地 几mA-几A 《50-60Hz

珍惜地 (坦然地) 10A-1000A 《50-60Hz

防雷地 《240kA 200kHz-500MHz

参考地 (EMI地) μA-A 直流-微波

参考地义务之一是为EMI电流挑供一个受控按捺通道。关键是在极宽的频率周围内保持矮阻抗。

防雷地是挑供一条将雷电电流通入大地的受控通道。关键是同时维持矮电阻和矮电感,并且挑供足够的瞬态电流容量。

坦然地(珍惜地 )主要是为了珍惜人身坦然。清淡将金属壳体接地,展现故障时确保故障电流流入大地。

电源地的主要题目是维持矮阻抗,并挑供有余的电流容量。

信号地(回流地)为信号挑供一个回流通道

二.接地方式

1.悬浮地

信号电平较大或挨近时,该模块答接编制地,信号电平较幼或相差大时,矮电平信号模块答接悬浮地。

设备悬浮地设备的地线在电气上与参考地及其他导体相绝缘,单元电路悬浮地单元电路信号地与参考地及机箱绝缘

悬浮地容易产生静电积累和静电放电。易遭雷击和其他瞬态骚扰。清淡在悬浮地与参考地之间接进一个阻值很大的电阻以清除静电积累。

2. 单点接地(f《1MHz)

并联单点接地:每个电路模块都接到一个单点地上,每个单元在联相符点与参考点相连。

众级电路的串联单点接地:接地点答选在矮电平电路的输入端,使其最挨近参考地。若把接地点移到高电平端,则 输入级的地对参考地的电位差最大,是担心详的。

3. 众点接地(f 》10MHz)

设备中的电路都就近以机壳为参考点,而一切机壳又以地为参考,使接地引线长度最短。在众点接地的情况下,要仔细地环路题目。信号频率在1-10MHz之间,当地线长度不超过l /20时,能够采用单点接地,否则就要众点接地。当地线长度能够与l/4相比拟时,成为终端短路的l/4传输线,等效为开路,阻抗增大。

4. 同化接地

行使电抗元件使接地编制在矮频和高频时表现迥异特性。

电子设备的同化接地把设备的地线分成两类:电源地与信号地。设备中各局部电源地线都接到电源总地线上与信号总地线汇集到公共参考地。

三.长地线的阻抗

1.地线阻抗是导致地线骚扰的根本因为

理想地线答是一个零电位、零阻抗的物理实体。但实际的地线自己既有电阻分量又有电抗分量,当有电流经过该地线时,就要产生电压降。地线会与其他连线(信号、电源线等)构成回路,那时变电磁场耦相符到该回路时,就在地回路中产生感答电动势,并由地回路耦相符到负载,构成湮没的EMI胁迫。

传输线输入阻抗

Zin(x)=Zc(ZL jZctgβx)/(Zc jZLtgβx)

式中,β=2π/λ=ω(LC)1/2,

当 ZL=0

∣Zin(x)∣=∣jZctgβx∣=Zctg(ωx(LC)1/2)

当 x=λ/4

∣Zin(x)∣=Zctg[ω(λ/4)(LC)1/2]=Zctg(π/2)=∞

这时,接地线实际上开路,逆而成为向外辐射的天线

2地线长度

地线长度答为:≤l/20 答当短而粗。

第三层 组织 / 屏蔽设计

产品电磁兼容设计答做到标本兼治。产品与外界的连接界面,如图4所示。包括机壳端口,电源线端口,地线端口,信号线端口和控制线端口等。必要做好组织/屏蔽设计,滤波设计和瞬态骚扰按捺设计等。

图4产品与外界的连接界面

什么是组织?组织即原料、形状、连接、组织的总和。

对单一零件来说,组织即零件的原料和形状。原料包含零件的内在组织;形状表现零件外在特征。

对两个和两个以上零件来说,还包括他们间的连接方式,“连接”即零件间的装置方法。

对整机来说,还要考虑零部件的组织。

组织设计经过设想和计算,用工程图纸或参数化电子文档外达出来,挑交制造,实现产品生产。包括整机造型、组织、零部件连接、原料和标准件及通用件选择等。

电子产品组织与纯死板组织的迥异之处在于还要考虑组织的电磁兼容性。

屏蔽技术用来按捺10kHz以上电磁骚扰沿空间的传播,即堵截辐射骚扰的耦相符途径。

一.屏蔽效能的概念

用于电磁兼容主意的屏蔽体,清淡能将电磁骚扰的强度衰减到原本的百分之一至百万分之一以上。为了方便首见,屏蔽体的性能以屏蔽效能SE或SH(dB)外示。定义为:SE=20lg(E1/E2)(dB)、SH=20lg(H1/H2)(dB)式中,E1、H1别离为未屏蔽时测得的电场强度和磁场强度, E2、H2别离为屏蔽后测得的电场强度和磁场强度。

屏蔽体的总体屏蔽效能是由屏蔽体中最单薄的环节决定的。要使屏蔽体的屏蔽效能达到某一个值,屏蔽体上一切部位都要达到这个值,即各部位屏蔽效能的匹配是十分主要的。

屏蔽体中最单薄的环节是各栽缝隙和孔洞。

实现屏蔽,最先要做好“电磁兼容分层与综相符设计法”的第一和第二层,将电磁发射降至最矮,将抗扰能力挑至最高。然后行使壳体堵截EMI辐射。

但是,用这个定义只能测试屏蔽体的屏蔽效能,而无法确定答该行使什么原料制造屏蔽体。要确定答该行使什么原料制造屏蔽体,必要清新原料的屏蔽效能与原料的什么参数相关。

1 实心原料屏蔽效能的计算

实心屏蔽把屏蔽体望成一个组织上完美、电气上赓续均匀的无穷大平板或全封闭壳体,上面不存在任何孔洞、缝隙等电气不赓续点。实心屏蔽理论逆映了屏蔽原料在“实心”条件下所能达到的“理想屏蔽效能”,仅对屏蔽原料的研发和选用首请示作用。实心原料屏蔽效能的计算如图5所示。

电磁波入射到无穷大的平板型屏蔽体时,一局部能量被逆射,称逆射消耗,记为R1;透射波在金属板内传播时被衰减,称摄作废耗,记为A.电磁波到达屏蔽体另一侧时,又被逆射记为R2,仅有幼局部能量透射进入被屏蔽空间。被逆射的能量又被衰减和逆射,循环去复,直至能量一切被衰减和透射。这栽众次逆射的形象,称众次逆射修整系数,记为B,量值幼于1.

采用银、铜、铝、镍等良导体制作的接地屏蔽体,可对电场和高频磁场进走屏蔽;当厚度幼、频率矮时,钢的屏蔽效能比铜矮;当厚度大、频率高时,钢的屏蔽效能比铜高;当厚度在0.67mm以上,钢的屏蔽效能比铜高。对于近场电场屏蔽,则以铜为宜。

对于f《100kHz的矮频磁场,则用高导磁原料进走屏蔽,如工业纯铁,铁硅相符金(硅钢,电工钢等),铁镍软磁相符金,坡莫相符金(79℅镍,21℅铁),非晶态软磁相符金原料(具有高强度,高硬度,高延展性,耐侵蚀性),μ金属,铁氧体原料等。

图5 实心原料屏蔽效能的计算

2. 屏蔽方案的级别:级别越矮,越容易实现高屏蔽效能。

单板屏蔽及单板局部屏蔽:约20dB/1GHz

模块屏蔽:将辐射骚扰大或抗骚扰能力差的模块,单独安设在屏蔽盒中。不光容易实现,成本矮,而且能够削弱模块之间的相互骚扰,实现产品内部模块之间的电磁兼容。约20dB/1GHz

插箱、子架屏蔽:约20dB/1GHz

机柜屏蔽:约15dB/1GHz

图6为拼装机柜的屏蔽效能,30-230MHz:20dB;230-1000MHz:10dB

图6 拼装机柜的屏蔽效能

二.实际屏蔽体的题目

实际屏蔽体上有很众电磁泄露源,例如:迥异局部结相符处的缝隙、通风口、表现窗、按键、指使灯、电缆线、电源线等,如图7所示。

图7 实际屏蔽体上的电磁泄露源

1 缝隙屏蔽:

当缝隙的长度挨近波长的一半时,电磁波就会泄展现去。这栽类型的电磁泄露源就是狭缝天线。缝隙尺寸挨近半波长的整数倍时,电磁泄露最大。以是,高频时稀奇答做好孔缝屏蔽,请求缝长或孔径幼于l/100。整个接相符处必须维持电气赓续性,以避免狭缝天线的形成。最少要在每l/6 之处有配接表面间的电接触-紧固点直一连接(包括螺钉̖铆钉点焊̖锁扣等)。长期性接缝,采用焊接工艺。非长期性相符作面形成的接缝采用导电衬垫。均可达20dB/1GHz。

屏蔽体的导电赓续性,是影响屏蔽效能最主要的因素。

2 通风孔的处理

主意是处理屏蔽和散炎之间的矛盾。

波导是管状金属组织,呈高通滤波器特性, 频率高的电磁波能经过波导管,频率矮的电磁波则消耗很大。做事在截止区的波导管称为截止波导管,可使骚扰频率落在截止区内而被按捺。这栽装置称为截止波导通风窗,如图8所示,用于对屏蔽效能请求高的机柜。

图8 截止波导通风窗

截止波导通风窗可按捺矮于10GHz的骚扰,屏效达50-80dB/1GHz.但成本高,铝制波导粘贴而成,须经导电氧化,镀锡,镀镍等导电处理,价格为1000元/m2以上。钢制波导用钎焊方式制成,价格腾贵,不保举行使。

屏蔽效能请求不高的机柜,可采用金属孔板,如图9所示。只适用于骚扰频率矮于50MHz时,屏效为30-50dB/1GHz。原料为钢板或铝板。

图9 金属孔板

3 表现器:采用金属镀膜导电玻璃

金属镀膜玻璃是采用真空溅射等工艺在清淡或钢化玻璃表面形成致密导电膜而制成的,具有屏蔽效能高、透光率高、无光学畸变、环境体面性强等益处。

4 电缆或导线穿越屏蔽体

滤波器连接器用于众根导线或电缆穿越屏蔽体。穿心电容、馈通滤波器用于单根导线或电缆穿越屏蔽体。

5 接续设计

屏蔽层的准确接法答采用压接端子并360度搭接,构成哑铃形组织,成为屏蔽机壳的延迟。

第四层 滤波设计

传导骚扰能够经过电源线、信号线、互连线等导线,以及屏蔽体、接地导体等导体进走传播。解决传导耦相符的办法是在骚扰进入敏感电路之前用滤波方法从导线或导体上除去骚扰。

电磁骚扰滤波器,即EMI滤波器,是按捺传导骚扰最有效的方法。它包括信号线滤波器和电源线滤波器。信号线滤波器批准有效信号无衰减经过,同时大大衰减杂波骚扰信号。电源线滤波器又称电网滤波器,它以较幼的衰减把直流、50Hz、400Hz电源功率传输到设备上,却大大衰减经电源传入的EMI信号,珍惜设备免受其害。同时,它又能按捺设备自己产生的EMI信号,防止它进入电网,污浊电磁环境,危害其它设备。

EMI滤波器,清淡是集总参数的、无源的矮通滤波器。但EMI滤波器迥异于清淡矮通滤波器,EMI滤波器更关心插入消耗、能量衰减、截止频率等特性。

一 影响滤波器性能的关键特性

1.影响滤波器性能的关键特性之一:阻抗特性

无源滤波器由按捺元件构成,其按捺特性不光取决于元件参数,而且还取决于端接阻抗。如图10所示。

图10 源/负载阻抗与滤波器网络组织的选择

例如,为防止电源编制的担心详性,滤波器的输出阻抗必须幼于开关电源开环输入阻抗。滤波器的输入阻抗答与电网输出阻抗相差较大。其主意是为了尽能够使之失配,以获得尽能够大的插入消耗。

2.影响滤波器性能的关键特性之二:频率特性

EMI滤波器的按捺噪声能力的评定指标:插入消耗 IL(InserTIon Loss)。插入消耗的定义如图11所示。

图11 插入消耗的定义

共模和差模插入消耗是在50~75W间的某一阻值的编制内进走测量的,是最优化和误导,100/0.1Ω或0.1/100Ω编制才能实在地预估实际行使时的性能。

3.影响滤波器性能的关键特性之三:电源线滤波器的安设

电源线滤波器安设时,容易展现的题目包括,滤波器输入线过长、输入输起程生耦相符、接地不良等。针对这些题目,电源线滤波器的准确安设答当如图12所示。

图12 电源线滤波器的准确安设

第五层 瞬态骚扰按捺设计

一.电快速瞬变脉冲群(EFT)的按捺

按捺EFT必须做到:准确选用和安设电源滤波器和信号滤波器:减幼PCB环路面积和引线电感;分类捆扎分类敷设导线和电缆;控制线行使屏蔽线,电源线不该过长;准确做好接地设计;安设瞬态骚扰按捺器。

二.雷击浪涌的按捺

导致雷击浪涌试验战败外现在过高的差模电压导致输入器件被击穿,或过高的共模电压导致线路与地之间的绝缘层被击穿。

经过雷击浪涌敏感度试验答采取的措施:浪涌摄取器件要用在进线入口处。在器件附近不克有信号线和电源线经过,以防止将浪涌引入信号和电源线路。器件的引脚要短;摄取留量要与浪涌电压和电流的试验等级相匹配。

三.静电防护

静电放电是高电位、强电场、瞬态大电流的过程。所产生的上升时间极快、赓续时间极短(无数只有几百纳秒)的电磁脉冲。

1.ESD防护是一项编制工程,必要各个环节实走周详控制。清淡答达到( /-)2000V以上的防护请求。

2.电子设备ESD珍惜电路设计

旁路开释珍惜电路:其作用是将静电荷经过该珍惜电路开释失踪,避免对功能元器件的静电毁伤;限压/限流珍惜电路:其作用是减缓静电的放电速度,使放电电压/流幼一些,钳制器件端口的电位;采用绝缘介质如塑料机箱、空气间隙及绝缘原料等把内部编制和元器件与外界阻隔;。行使金属屏蔽外壳,防止大的ESD电流冲击内部电路;.PCB板上安设光耦相符器、阻隔变压器、光纤/无线和红外线耦相符 ,实现电气阻隔。

四.瞬态骚扰按捺器

因为滤波器的输入输出阻抗与电网以及负载阻抗主要失配,对瞬态骚扰的按捺能力特意有限。现在最有效的办法是采用瞬态骚扰按捺器,将大局部能量迁移到地。

1.避雷管:早期的避雷管是气体放电管,一个电极接能够耦相符瞬态骚扰的线路,另一个接地。瞬态骚扰出眼前,管内气体被电离,两极间的电压快捷降到很矮的残压值(2-4kV)上,使大部份瞬态能量被地线快捷迁移,通流容量大(100kA以上),功耗大大降矮,漏电流幼,产品受到了珍惜。现在已固化,体积很幼。避雷管具有很强的浪涌电流摄取能力,很高的绝缘电阻(》104MW)和很幼的寄生电容(《2pF),对产品平常做事不会产生有害影响。但其反响时间较慢,约为£100ns.只适用于线路珍惜和产品的一次珍惜 。

2.压敏电阻器(VSR)(varistor; voltage-dependent resistor):为众个PN结并联和串联在一首的电压敏感型箝位珍惜器件。当加在其两端的电压矮于标称压敏电压时,其电阻近为无穷大,而超过标称压敏电压值后,阻值便急剧降低。它对瞬态电压的摄取作用是经过箝位方式实现的,并转换为炎量。其反响时间《50ns.主要参数为:

1)、标称压敏电压V1mA ,即击穿电压或阈值电压。指在1mA规定电流下的电压值,即1mA直流时测得的电压值。为10-9000V不等。清淡 V1mA=1.5Vp或V1mA=2.2VAC,式中,Vp为电路额定电压的峰值。VAC为额定交流电压的有效值。ZnO压敏电阻的电压值选择是至关主要的,它相关到珍惜终局与行使寿命。如额定电源电压为220V,则压敏电压 V1mA=1.5Vp=1.5×1.414×220V=467V,或V1mA=2.2VAC=2.2×220V=484V.因此,选在470-480V之间。

2)、通流容量(kA) ,即在环境温度为25℃情况下最大脉冲电流的峰值,清淡选用2-20kA。

3)、 残压比:规定峰值为8/20ms标准冲击电流经过压敏电阻后, 两端的峰值电压值(称为最大控制电压)与压敏电压之比。约为1.7-1.8.

3.TVS(Transient Voltage Suppresser瞬态电压按捺器)

随着电子新闻技术的快捷发展,现在半导体器件日好趋向幼型化、高密度和众功能化。因此请求珍惜器件必须具备矮箝位电压以挑供有效的ESD珍惜;而且反响时间要快以已足高速数据线路的请求;封装集成度高以适用便携设备印制电路板面主要的情况;同时还要保证众次ESD过程后不会劣化以保证高档设备答有的品质。TVS(Transient Voltage Suppresser瞬态电压按捺器)正是为解决这些题目而产生的,它已成为珍惜电子新闻设备的关键性技术器件,是特意设计用于摄取ESD能量并且珍惜编制免遭ESD损坏的固态元件。

TVS是一栽二极管方法的高效能珍惜器件。当TVS二极管的两极受到逆向瞬态高能量冲击时,它能以10-12秒量级的速度,将其两极间的高阻抗变为矮阻抗,摄取高达数千瓦的浪涌功率,使两极间的电压箝位于一个预定值,有效地珍惜电子线路中的详细元器件,免受各栽浪涌脉冲的损坏。因为它具有反响时间快、瞬态功率大、漏电流矮、击穿电压过错幼、箝位电压较易控制、无损坏极限、体积幼等益处。

现在已普及行使于计算机编制、通讯设备、交/直流电源、汽车、电子镇流器、家用电器、仪器仪外(电度外)、RS232/422/423/485、I/O、LAN、ISDN、ADSL、USB、MP3、PDAS、GPS、CDMA、GSM、数字照相机的珍惜、共模/差模珍惜、RF耦相符/IC驱动授与珍惜、电机电磁骚扰按捺、声频/视频输入、传感器/变速器、工控回路、继电器、接触器噪音的按捺等各个周围。

第六层 编制级电磁兼容设计

EMC对编制效能的影响包括:编制性能降矮或失效;编制郑重性降矮;影响编制做事寿命;影响效/费比的权衡;影响编制和人员的生存性和坦然性;延宕生产和行使。编制级电磁兼容设计流程如图13所示。

图13 编制级电磁兼容设计流程

实践外明,已足了设备EMC限值的设备、分编制构成编制后并不克保证编制的EMC卓异,即EMC EMC¹EMC。因此规定编制的EMC请求并实现它是与保证设备EMC一致主要的。例如,倘若N个模块别离在场点测得的场强值基原形等,则

Eo=N1/2E(mV/m)

设标准规定的骚扰发射限值为Eo,若有N个模块,则每个模块的骚扰发射限值答为

E=Eo/N1/2

十余年来,“电磁兼容分层与综相符设计法”已成功用于,相符成孔径雷达卫星、大型集装箱检查编制、手持机、集成电路、汽车电子编制、医用电子设备与编制、嵌入式机器人控制器等的电磁兼容设计,基本做到电磁兼容试验一次成功。

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